Временные параметры цифровых сигналов

Булева таблица показывает, каким должен быть результат после установления сигналов, но не говорит, когда он появится. Реальный вентиль имеет задержку распространения, а его фронты не бесконечно крутые. В комбинационной сети разные пути имеют разные задержки, что может создавать кратковременные ложные импульсы.

Для синхронной логики регистр должен видеть данные стабильными до и после активного фронта clock. Эти интервалы называются setup и hold. Если требования нарушены, триггер может перейти в метастабильное состояние.

• Propagation delay tpd — время между изменением входа и гарантированным изменением выхода.
• Rise/fall time описывают конечную скорость перехода уровня.
• Setup time требует стабильных данных до фронта clock; hold — после.
• Clock-to-Q задаёт задержку выхода регистра после clock.
• Слишком длинный комбинационный путь ограничивает максимальную частоту синхронной системы.

Грубое условие периода: Tclk ≥ tCQ + tcomb,max + tsetup плюс неопределённости clock. Hold проверяется отдельно по минимальной задержке пути, поэтому снижение частоты не всегда исправляет hold-нарушение.

Глитчи в комбинационной логике появляются, когда одна переменная достигает разных вентилей с неодинаковой задержкой. Если такой сигнал напрямую управляет чувствительным asynchronous входом, краткий импульс может стать реальной ошибкой.

Используйте симулятор с временными задержками или осциллограф/логический анализатор на учебной логике.

1. Измерьте delay одного логического элемента между входным и выходным фронтом.
2. Соберите цепочку вентилей и сравните суммарную задержку.
3. Наблюдайте глитч в функции с двумя различными путями.
4. Для регистра измерьте clock-to-Q.
5. По заданным timing-параметрам рассчитайте грубый fmax.

• Считать цифровой переход мгновенным.
• Проверять только максимальную задержку и забывать hold/min-delay.
• Подавать glitch-prone комбинационный сигнал прямо на clock без анализа.
• Считать метастабильность обычным третьим устойчивым логическим уровнем.

Сбои, появляющиеся только при росте частоты, часто связаны с timing, питанием или фронтами. Осциллограф/логический анализатор и timing report FPGA помогают отделить логическую ошибку от временной.

Цифровая схема существует во времени. Задержки, setup/hold и фронты определяют, будет ли правильная булева функция работать на заданной частоте.